不知道各位还记不记得之前那个WIP的点屏日常，总之出了些岔子没能完全work，而那个屏幕对应的设备是VerilogBoy项目的一部分。虽然应该继续研究，或者做新的板子解决屏幕问题然后继续调VerilogBoy的，但是我现在没有任何焊接工具，所以设计新版本硬件的计划大概是得搁置了。所以这段时间最好是继续完善一下软件和RTL的设计。我大概半年前决定开始重构CPU，结果一直咕咕到现在都还没做完，是不应该着急做硬件，先把这些重构完。然而，我除了没有焊接工具，还没有把我的FPGA开发板带来……不过也不是完全没有办法，我这里至少还有两台Pano Logic瘦客户机可以玩。

新玩具

首先介绍一下Pano Logic瘦客户机，显然原本这就是个瘦客户机，用来连接到远程桌面服务器的。然而与众不同的是，Pano的瘦客户机内部是FPGA，而不是其它瘦客户机上常见的ARM或者x86处理器。Pano把它们称为“零客户端”，也许是表示上面没有运行（零）软件。然而对于他们来说不幸的是，Pano在2013年破产了。而对于我来说幸运的是，这些设备现在对于原本购买他们的公司而言已经变得毫无价值，于是在eBay上就能以非常便宜的价格买到。现在轮到我来折腾这些设备了。当然，在hackaday上已经有了一些关于Pano Logic的报道：

• Ask Hackaday: We might have some FPGAs to hack
• Racing the Beam on a Thin Client, in FPGAs
• Pac-Man Fever Comes to the Pano Logic FPGA
• Two Joysticks Talk To FPGA Arcade Game Over A VGA Cable

按照我了解到的，Pano Logic瘦客户机一共有三代产品，前两代看起来非常相似，而第三代则要更薄一些。然而遗憾的是我还从来没有在eBay上见过第三代的机器。如果你了解更多关于第三代的事情……请回复告诉我谢谢。第一代的型号内部是一片Xilinx Spartan-3E XC3S1600E FPGA（1600K系统门数，大约就是30K LUT4），带32MB的板载LPDDR内存。第二代机器，取决于具体的Revision，有可能是Xilinx Spartan-6 XC6SLX150（Rev. B）或者是Xilinx Spartan-6 XC6SLX100（Rev. C），两种Revision都带有128MB的DDR2内存。我有的是Rev. C的机器。两代都已经被玩家给逆向了，主要的开发者有cyrozap, twj42, 和 Tom Verbeure。在以下地址可以找到更多关于Pano瘦机的信息：https://github.com/tomverbeure/panologic，和 https://github.com/tomverbeure/panologic-g2.

本期，我们将继续讲解之前没有讲完的Verilog代码。上一期的教程已经介绍了Verilog最核心的一些操作，本期则将介绍一些有用的其它操作，他们最终也可以用核心的操作代码表示出来，但是通常而言编写起来更为简便。本期同样会介绍仿真工具的使用，在开发过程中非常有用。不过在开始新的内容之前，先来讲讲上一次留的作业。

上期练习

上期留了一个作业，就是实现第五期里面讲过的状态机。这里首先复述一下第五期的状态机：假设一个贩卖机，只卖矿泉水，价格定为2元，只接受1元硬币或者5角硬币，多不找零，设计一个状态机来描述它的行为。这个机器的话，它有两个输入，投入5角或者投入1元；以及一个输出，是否已经付了足够多的钱。

如同之前一样，假设表示投入5角硬币的信号叫a，表示投入1元硬币的信号叫b，输出是否已经付够钱的信号叫c。同时定义这个系统有S0-S4一共5个状态，分别表示当时已经投入了0、0.5、1、1.5和2元。

要用Verilog来实现这个状态，第一步肯定是先写一个整体的模块框架，再往里面加入东西。于是参考上期的声明module的方法，先写下如下的代码：

module vending(
    input clk,
    input rst,
    input a,
    input b,
    output c);

endmodule

上面的代码定义了一个叫vending的模块，有四个输入，clk、rst、a和b，一个输出c，主体没有内容。clk提供时钟，rst提供复位。首先来考虑输出吧。状态机的输出是由当前状态决定的，所以需要有一个变量（触发器）来保存当前的状态，比如叫做state：

reg [2:0] state;

有了state之后就可以描述输出的逻辑了。一种方法是直接用第五期的逻辑表达式：

assign c = state[2] && !state[1] && !state[0];

首先，恭喜大家，一直跟到了这个教程的第五期。如之前所说，从本期开始，我们将正式开始使用Verilog给FPGA写代码。而要写的东西，这是第2-4期里面介绍过的组合逻辑，时序逻辑和状态机。而Verilog也将会是在这之后用于描述各种硬件的语言。

其实读Verilog代码本身并不复杂，有软件编程经验的人就不难理解代码的含义，毕竟其语法和C语言很接近；但是写Verilog代码，就是另外一回事了。Verilog里面有很多和C接近的概念和语句，比如赋值，比如if-else，比如for循环，等等。但是Verilog的目标结果，逻辑门，却又和C的目标结果，程序，太不一样了。他们确实某种程度上是接近的语言，但是语言里有接近的东西并不表示他们就能实现接近的功能。或者反过来，想要实现同样的功能，未必会使用接近的方法。所以说，学习Verilog最好的捷径就是不要走捷径，从数字电路开始学习，而并非一开始就学习代码，以至于被代码所迷惑。

Verilog程序模块

Verilog程序如同其它的编程语言程序一样，有它特定的源文件格式。Verilog的源代码后缀名为.v，每一个Verilog文件都是一个Verilog模块，各位可以类比为编程语言中的函数。基本格式如下：

module 模块名(模块输入输出信号);
    模块内容
endmodule

其中这个模块名通常需要和对应的文件名相同，同一个文件只定义一个模块，比如adder.v里就应该只定义一个叫adder的模块。这个要求和Java对类的要求很相似。

输入输出信号则是接近一个函数的返回值和参数，只不过在Verilog里并不把参数和返回值放到不同的地方定义，而是都写在一起。所有的参数或者返回值，最终都只是导线而已。而导线根据驱动信号的方向，可以有输入和输出区别。至于需要多少个输入多少个输出，那就取决于具体的程序了。

模块内容则是模块内部的逻辑，也许有代码块（always），也许只是一些简单的接线（assign）。不过别忘了，一切最后都会回归到硬件。

最后说说模块的实例化，或者说调用。如前面所说，模块类似于软件编程语言里面的函数，它也确实有对应的函数名，参数，返回值等等类似的概念。那么要使用这个“函数”，自然也就需要一种调用的方法。只不过，Verilog里的调用，并不是像编程语言一样在特定位置执行特定代码（毕竟本身就没有“执行代码”这种操作），而是新复制一份这个模块所表示的硬件，然后连接对应的导线。这一点在参数的定义时其实也就有所体现，定义的输入输出并非是变量，而是导线， 也就是说，传递的内容并不是数值，而是连接。一旦连接被确定，传输就是时时进行的（因为线被连接上了）。这个和编程语言里的调用非常不一样，所以务必进行区分。具体的例子我们之后就会提到。

大家好，欢迎回到FPGA教程的第四期。说是FPGA教程，结果一直在和大家讲数字电路的事情，但是毕竟数字电路是一切的基础，如果不理解数字电路，也许一开始玩FPGA不会有太大问题，但是越到后面就会觉得越玄。所以拥有良好的基础还是相当必要的。不过好消息是，本期就是数字电路基础的最后一期了。下一期开始就可以开始写Verilog玩FPGA了。

什么是状态机

其实各位可能之前已经听说过了状态机这个名词。状态机是个软硬件中都非常常用的设计。其实更像是一种设计模板，把需要实现的功能，划分成状态，然后套进状态机的模板中，最后实现这个状态机。那为什么要这么麻烦套成状态机再实现状态机，而不是直接实现这个电路呢？原因其实也很简单，一旦逻辑复杂到一定程度，“直接实现”会变得很难管理，而最后为了提高可维护性通常还是得引入状态机的设计。这样还不如一开始就做状态机呢。

状态机，顾名思义，必然是和 状态 相关的。状态机的主要思想就是，把一个机器的运行情况人为划分成很多不同的状态，而机器的输出，根据当前所处的状态来决定，而机器的输入则会影响到机器之后的状态。进一步到具体机器的设计，其实无非也就是要回答两个问题：

1. 在什么状态下要做什么事情

2. 怎么样会导致状态发生改变

比如最简单的例子，一盏灯，按一下会亮，再按一下会灭。这个机器就可以定义为有两个状态，一个是灯亮，一个是灯灭。回答第一个问题，什么状态下要做什么事情：灯亮的状态下，输出亮；灯灭的状态下，输出灭。回答第二个问题，怎么样会导致状态发生改变：灯亮的状态下，如果按键按下，就进入灯灭的状态；灯灭的状态下，如果按键按下，就进入灯亮的状态。无论何种状态下，如果没有按键按下，则停留在当前的状态。如果画成状态图的话，大致如下：

上期教程中介绍了组合逻辑的使用，而本期教程则要来讲讲时序逻辑。

那么当然，第一个要回答的问题就是，组合逻辑电路和时序逻辑电路有什么区别。如果重新考虑之前做过的电路，不难发现一个特点，这些电路都是给定输入，得到输出。只要输入是一定的，输出也就是一定的。所有影响输出的因素只是输入而已。听起来很自然，没有什么问题对吧？甚至可能还觉得奇怪，如果我给定了输出，但是却不能确定输出，那不是乱套了吗？考虑这么一个需求。还是有一盏灯，有一个按钮，现在需要，按下按键，灯点亮，然后一直保持点亮，再按下按键，灯关闭，并保持关闭。不难看出，单独给定输入状态（按键按下或者没有按下）根本没法知道灯是开着还是关着，也就是输出不单单取决于当前输入，还取决于当前的状态。换句话说，电路有了自己的记忆。而在分析时，除了要考虑当前发生的事情，还需要考虑之前发生过的事情， 多了时间维度。这种电路被称为时序逻辑电路。

锁存器与触发器

记忆这事在单片机或者任何软件编程环境里都好说啊，无非是一个变量的事情。但是如果说回到电路角度，应该怎么解决这个问题呢？引入新的逻辑门，比如说 存储门什么的东西？其实完全不用，只要用之前在组合逻辑时用过的那些东西就可以做出能够存储状态的电路哦。原理图如下

看着有些奇怪是不是，这种电路应该怎么分析呢？因为一眼看过去似乎找不到什么输入，只有一个输出Q。不妨考虑下其中任意一条线为高或低，随后计算出来其它所有线的电平，发现没有出现逻辑上的冲突，也就是只要保持通电，这些电平就会一直保持这个状态。但是如果这时，由于外部的信号，改变了其中任意一条线的电平，所有的电平都会变化，并一直保持新的状态。所以呢，这也就是能够存储1个bit的电路了。