首先，恭喜大家，一直跟到了这个教程的第五期。如之前所说，从本期开始，我们将正式开始使用Verilog给FPGA写代码。而要写的东西，这是第2-4期里面介绍过的组合逻辑，时序逻辑和状态机。而Verilog也将会是在这之后用于描述各种硬件的语言。
其实读Verilog代码本身并不复杂，有软件编程经验的人就不难理解代码的含义，毕竟其语法和C语言很接近；但是写Verilog代码，就是另外一回事了。Verilog里面有很多和C接近的概念和语句，比如赋值，比如if-else，比如for循环，等等。但是Verilog的目标结果，逻辑门，却又和C的目标结果，程序，太不一样了。他们确实某种程度上是接近的语言，但是语言里有接近的东西并不表示他们就能实现接近的功能。或者反过来，想要实现同样的功能，未必会使用接近的方法。所以说，学习Verilog最好的捷径就是不要走捷径，从数字电路开始学习，而并非一开始就学习代码，以至于被代码所迷惑。
Verilog程序模块
Verilog程序如同其它的编程语言程序一样，有它特定的源文件格式。Verilog的源代码后缀名为.v，每一个Verilog文件都是一个Verilog模块，各位可以类比为编程语言中的函数。基本格式如下：
module 模块名(模块输入输出信号);
模块内容
endmodule
其中这个模块名通常需要和对应的文件名相同，同一个文件只定义一个模块，比如adder.v里就应该只定义一个叫adder的模块。这个要求和Java对类的要求很相似。
输入输出信号则是接近一个函数的返回值和参数，只不过在Verilog里并不把参数和返回值放到不同的地方定义，而是都写在一起。所有的参数或者返回值，最终都只是导线而已。而导线根据驱动信号的方向，可以有输入和输出区别。至于需要多少个输入多少个输出，那就取决于具体的程序了。
模块内容则是模块内部的逻辑，也许有代码块（always），也许只是一些简单的接线（assign）。不过别忘了，一切最后都会回归到硬件。
最后说说模块的实例化，或者说调用。如前面所说，模块类似于软件编程语言里面的函数，它也确实有对应的函数名，参数，返回值等等类似的概念。那么要使用这个“函数”，自然也就需要一种调用的方法。只不过，Verilog里的调用，并不是像编程语言一样在特定位置执行特定代码（毕竟本身就没有“执行代码”这种操作），而是新复制一份这个模块所表示的硬件，然后连接对应的导线。这一点在参数的定义时其实也就有所体现，定义的输入输出并非是变量，而是导线， 也就是说，传递的内容并不是数值，而是连接。一旦连接被确定，传输就是时时进行的（因为线被连接上了）。这个和编程语言里的调用非常不一样，所以务必进行区分。具体的例子我们之后就会提到。
